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Vivado 2019.1 生成bit文件报错解决
阅读量:83 次
发布时间:2019-02-26

本文共 725 字,大约阅读时间需要 2 分钟。

标题:Vivado布局布线错误解决方案

在使用Vivado 2019.1开发环境与Xilinx K7 FPGA时,可能会遇到布局布线阶段的错误提示。以下是常见问题及解决方法:

  • 在进行布局布线时,可能会出现类似于“Poor placement for routing between an IO pin and BUFG”这样的错误提示。这种情况通常是由于IOB锁定或BUFG锁定引起的。

  • 错误提示中会指出:“ADC_top_inst/adc_group[0].ads1675_top_inst/diff_to_single_inst0/IBUFDS_inst1 (IBUFDS.O) is locked to IOB_X0Y36”以及“ADC_top_inst/adc_group[0].ads1675_top_inst/adc_user_clk_BUFG_inst (BUFG.I) is provisionall”。这意味着相关IOB和BUFG资源已经被锁定,无法正常进行布局布线。

  • 为了解决此类问题,可以在项目的.xdc文件中添加以下约束:

    set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets ADC_top_inst/adc_group[0].ads1675_top_inst/diff_to_single_inst0/adc_user_clk]
    添加此约束后,错误级别会被降级为警告,但需要谨慎处理,仅在必要时使用。

  • 在添加约束后,重新进行综合设计并再次启动布局布线工具,系统将不会再出现此类错误提示。

  • 通过以上方法,您可以顺利完成Vivado项目的布局布线步骤,确保设计的正常编译和实现。

    转载地址:http://xur.baihongyu.com/

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